Diary/2018-5-9

Intel Stratix10 セミナ

Stratix10のセミナを受講．
トランシーバのパラメタを変えたときのアイパタンを観察してみたり，
HyperFlexアーキテクチャのあれこれの話を聞いて試してみたり．
楽しかった．

メモ

• 高いツール使ってる人からすれば，いまさら，なのかもしれないけど，レジスタを適当に散らしてくれるの，すごいよなー，とか．
• とりあえず，オンラインのフリーのトレーニングが，11くらいあるので，それ，みてみるか．最初は， https://www.altera.com/support/training/course/os10arch.html
• 例題みると，なるほど，ってかんじだけど，自分で，Hyper Register向けの最適なデザイン，(Hyper Optimization??)できるかは，今すぐには自信はないな...修行せねば．
• Hyper Register使うとALMの制約なくレジスタ入れれるので，組み合わせ回路とのバランス再考できて/すれば，高速なハードウェアになる，という話なのかなー，とか．さくっとestimate freq. 900MHzとかでると，わくわくしてしまう．
• Hyper Pipelineの例 https://www.altera.co.jp/content/dam/altera-www/global/en_US/pdfs/literature/hb/stratix-10/s10_hp_hb.pdf
• Intel FPGAのHyper Pipelineの例題で，Hyper Pipelineを使うための多段のレジスタを，hyper_pipeっていうインスタンスにしてるの，わかりやすくていいな．これ，普通に設計の意図を伝える書き方としてよさげ．